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Verilog-HDL工程实践入门 版权信息
- ISBN：781077655X
- 条形码：9787810776554 ; 978-7-81077-655-4
- 装帧：简裝本
- 册数：暂无
- 重量：暂无
- 所属分类：>
Verilog-HDL工程实践入门 本书特色
本书从实践的角度出发，全面介绍了硬件描述语言Verilog-HDL。通过与具体电路实验的结合，使读者能够轻松地掌握Verilog-HDL的语法、结构、功能及其简单应用。此外，本书还附带一张特色光盘：网页形式、学习方便；视频效果、直观生动；文档齐全、设计快捷；源码验证、保你成功！
Verilog-HDL工程实践入门 内容简介
本书从实践的角度出发，全面介绍了硬件描述语言Verilog－HDL。通过与具体电路实验的结合，使读者能够轻松掌握Verilog-HDL的语法、结构、功能及其简单应用。
Verilog-HDL工程实践入门 目录
第1章硬件描述语言
1.1什么是硬件描述语言HDL
1.2基本逻辑电路的Verilog-HDL描述
1.2.1“与”门逻辑电路的描述
1.2.2“与非”门逻辑电路的描述
1.2.3“非”门逻辑电路的描述
1.2.4“或”门逻辑电路的描述一
1.2.5“或非”门逻辑电路的描述
1.2.6缓冲器逻辑电路的描述
1.3逻辑仿真
1.3.1顶层模块的编写
1.3.2寄存器类型定义
1.3.3线网类型定义
1.3.4底层模块的调用
1.3.5输入端口波形的描述
1.3.6二“与”门逻辑电路的逻辑仿真结果
第2章仿真器的获取、安装及运行
2.1通过网站获取和安装ISEWebPACKModelSimXE仿真器
2.2一个*简单的仿真实例
第3章组合逻辑电路
3.1数据选择器
3.1.12-1数据选择器
3.1.22-1数据选择器的Verilog-HDL描述
3.1.34-1数据选择器
3.1.44-1数据选择器的Verilog-HDL描述
3.1.5条件操作符的使用方法
3.1.6数据选择器的行为描述方式
3.1.7Case语句的使用方法
3.1.8Lelse语句的使用方法
3.1.9function函数的使用方法
3.1.10用于仿真的顶层模块
3.1.11数据选择器的逻辑仿真结果
3.2数据比较器
3.2.1*简单的数据判断方法
3.2.22位数据比较器
3.2.32位数据比较器的Verilog-HDL描述
3.2.42位数据比较器的逻辑仿真结果
3.2.5数据比较器的数据宽度扩展
3.2.64位数据比较器的Verilog—HDL描述
3.2.74位数据比较器的逻辑仿真结果
3.3编码器
3.3.12位二进制编码器
3.3.22位二进制编码器的Verilog-HDL描述
3.3.32位二进制编码器的逻辑仿真结果
3.4译码器
3.4.1BCD码译码器
3.4.2非完全描述的逻辑函数和逻辑表达式的简化
3.4.3BCD码译码器的Verilog-HDL描述
3.4.4BCD码译码器的逻辑仿真结果
第4章触发器
……
第5章时序逻辑电路
……
第6章基于Verilog-HDL的硬件电路的实现
……
第7章硬件开发应具备的条件
……
第8章硬件基本单元的设计
……
第9章应用系统的设计与实现
……
附录光盘内容简介及使用说明
参考文献
1.1什么是硬件描述语言HDL
1.2基本逻辑电路的Verilog-HDL描述
1.2.1“与”门逻辑电路的描述
1.2.2“与非”门逻辑电路的描述
1.2.3“非”门逻辑电路的描述
1.2.4“或”门逻辑电路的描述一
1.2.5“或非”门逻辑电路的描述
1.2.6缓冲器逻辑电路的描述
1.3逻辑仿真
1.3.1顶层模块的编写
1.3.2寄存器类型定义
1.3.3线网类型定义
1.3.4底层模块的调用
1.3.5输入端口波形的描述
1.3.6二“与”门逻辑电路的逻辑仿真结果
第2章仿真器的获取、安装及运行
2.1通过网站获取和安装ISEWebPACKModelSimXE仿真器
2.2一个*简单的仿真实例
第3章组合逻辑电路
3.1数据选择器
3.1.12-1数据选择器
3.1.22-1数据选择器的Verilog-HDL描述
3.1.34-1数据选择器
3.1.44-1数据选择器的Verilog-HDL描述
3.1.5条件操作符的使用方法
3.1.6数据选择器的行为描述方式
3.1.7Case语句的使用方法
3.1.8Lelse语句的使用方法
3.1.9function函数的使用方法
3.1.10用于仿真的顶层模块
3.1.11数据选择器的逻辑仿真结果
3.2数据比较器
3.2.1*简单的数据判断方法
3.2.22位数据比较器
3.2.32位数据比较器的Verilog-HDL描述
3.2.42位数据比较器的逻辑仿真结果
3.2.5数据比较器的数据宽度扩展
3.2.64位数据比较器的Verilog—HDL描述
3.2.74位数据比较器的逻辑仿真结果
3.3编码器
3.3.12位二进制编码器
3.3.22位二进制编码器的Verilog-HDL描述
3.3.32位二进制编码器的逻辑仿真结果
3.4译码器
3.4.1BCD码译码器
3.4.2非完全描述的逻辑函数和逻辑表达式的简化
3.4.3BCD码译码器的Verilog-HDL描述
3.4.4BCD码译码器的逻辑仿真结果
第4章触发器
……
第5章时序逻辑电路
……
第6章基于Verilog-HDL的硬件电路的实现
……
第7章硬件开发应具备的条件
……
第8章硬件基本单元的设计
……
第9章应用系统的设计与实现
……
附录光盘内容简介及使用说明
参考文献
展开全部
Verilog-HDL工程实践入门 作者简介
常晓明，工学博士，教授，博士生导师，现在太原理工大学计算机与软件学院执教，同时任该校教务处处长。1985-1989年，1996-2000年两次赴日本信州大学留学长达8年，分别获得工学硕士和工学博士学位。主要从事的研究领域：计算机监控系统，检测技术与自动化装置。1986-2004年先后完成了20余项科研课题及工程项目，目前还承担山西省自然科学基金和回国留学人员基金等多项课题。在国内外各种学术期刊和会议上共发表论文40余篇，并有出版的学术专著和专利。常晓明教授为山西省自然科学基金项目评委、山西省电子应用专家委员会委员、日本博士国际协同研究所(DIC)主任研究员、日本信州大学工学部国际研究者、日本信州大学协若研究室研究员，还兼任省自然科学基金项目评委，《今日电子》杂志编委、第四届中国煤炭教育协会高等教育分会委员、《中国大学教学》杂志特约审稿人等多项社会职务。
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